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El desarrollo de los sensores de la imagen del Cmos y la perspectiva de usar promesas avanzadas de las tecnologías de la imagen de mejorar la calidad de vida. Con la aparición rápida del convertidor de analógico a digital paralelo (ADC) y de las tecnologías iluminadas parte trasera (del BI), sensores de la imagen del Cmos domine actualmente el mercado de la cámara digital, mientras que los sensores apilados de la imagen del Cmos continúan proporcionando experiencia aumentada de la función y del usuario. Este papel revisa logros recientes de los sensores apilados de la imagen en la evolución de las arquitecturas del sensor de la imagen para acelerar mejoras del funcionamiento, ampliar la detección de capacidades, y el borde de la cosechadora que computa con diversas tecnologías apiladas del dispositivo.
Los sensores de la imagen se utilizan actualmente en una variedad de usos. Desde la invención del dispositivo acoplado de carga eléctrica (CCD) en 1969, los sensores de imagen de estado sólido se han separado a una variedad de mercados de consumidores, tales como cámaras de vídeo y cámaras digitales compactas. El sensor de la imagen del Cmos, que ha sido el sensor de imagen de estado sólido de la corriente principal desde 2005, emplear la tecnología desarrollada para CCDs. Además de smartphones, actualmente el mercado más grande del sensor de la imagen, demanda para los sensores de la imagen se está ampliando rápidamente para incluir las cámaras de red para la seguridad, la visión por ordenador para la automatización de fábricas, y las cámaras automotrices para la conducción ayudada y los sistemas de conducción autónomos.
Un momento crucial importante en tecnología de los sensores de la imagen del Cmos era el desarrollo acertado de los sensores parte-iluminados de la imagen (del BI), que permitieron el desarrollo de estructuras apiladas de los sensores de la imagen, tal y como se muestra en del cuadro 1. En la estructura delantero-iluminada original (FI), era difícil reducir el tamaño del pixel del sensor porque la luz de incidente tuvo que ser recogida por el fotodiodo con un hueco rodeado por las líneas del metal. Las estructuras iluminadas parte trasera (del BI) han mejorado grandemente sensibilidad y permitir flexibilidad en la encaminamiento del metal, y se ha convertido en un producto popular para los sensores de la imagen debido a la vinculación de la oblea y a las técnicas de reducción de la oblea extremadamente uniforme. Los sensores de la imagen se están convirtiendo gradualmente hacia las estructuras apiladas, en las cuales los circuitos de lógica se integran directamente en la oblea baja. El proceso de amontonamiento permite un de alto nivel de la integración de los elementos altamente paralelos en procesos más avanzados del Cmos, independiente de los convertidores de analógico a digital (ADC) y del tratamiento de señales del proceso del sensor modificado para requisitos particulares para los fotodiodos del pixel. Las estructuras apiladas del dispositivo continúan cambiando dramáticamente arquitecturas del sensor de la imagen.

Figura 1. estructuras de un sensor de la imagen del Cmos. (a) la estructura del FI, (b) estructura del BI, y (c) apiló la estructura con vias.
Este papel revisa tendencias en arquitecturas del sensor de la imagen con los dispositivos apilados de acelerar perceptiblemente mejoras del funcionamiento, ampliar la detección de capacidades, e integra las capacidades computacionales del borde conectadas con la capa del sensor. La segunda sección presenta diversas arquitecturas del sensor para las configuraciones de dispositivo apiladas que permiten altos píxeles de resolución y alta proyección de imagen de la velocidad de fotogramas a través de los ADC columna-paralelos altamente paralelos. La sección 3 presenta algunos circuitos avanzados del pixel ejecutados usando las conexiones del Cu-Cu de la pixel-echada que son críticas para un mejor funcionamiento del pixel en los píxeles de resolución prácticos. las conexiones del Cu-Cu de la Pixel-echada también están permitiendo a arquitecturas del sensor moverse hacia la numeración pixel-paralela. La sección IV presenta algunos avances en las arquitecturas del sensor que amplían la detección de capacidades, tales como profundidad espacial, contraste temporal que detecta, y la proyección de imagen ligera invisible. La sección V introduce los sensores de la visión que integran aceleradores de la inteligencia artificial (AI) en el borde. Finalmente, la sección VI da algunas conclusiones.
II. grabación con películas excesivas del megapíxel
La grabación de la película requiere una velocidad de fotogramas por lo menos de 30 o 60 secuencias por segundo (fps), aunque el número de pixeles está aumentando del formato de alta definición del megapíxel 2 (HD) 8 al formato del megapíxel 4K. Además, una operación más alta de la velocidad de fotogramas, tal como 120, 240 o 1000 secuencias por segundo (fps), puede proporcionar aparato de lectura a cámara lenta. Desde que la arquitectura columna-paralela del ADC fue propuesta en 1997, las velocidades de fotogramas han mejorado aumentando el número de ADC paralelos y acelerando la operación sí mismo del ADC. Las estructuras apiladas ayudan a maximizar velocidades de fotogramas como la mejor tecnología de proceso se pueden aplicar a los pixeles y a los periférico del sensor. La fabricación del sensor requiere varios procesos de la implantación de ion formar los fotodiodos y los transistores con salida baja del empalme. Sin embargo, el proceso de la lógica requiere resistencia baja y los transistores de alta velocidad. Para los pixeles, tres o cuatro capas de cableado son generalmente suficientes, pero cerca de diez capas de cableado se requieren para los circuitos de lógica. La técnica de amontonamiento usada puede aliviar los apremios en conflicto de los sensores no-apilados de la imagen en el mismo microprocesador, incluyendo los pixeles del sensor y los circuitos de lógica.
Arquitectura de A. Dual Rank ADC
Actualmente, la mayoría de los sensores de la imagen del Cmos incluyen un arsenal de pixeles, millares de ADC y los circuitos de lógica organizados en una estructura columna-paralela. Tal y como se muestra en del cuadro 2 (a), vias del por-silicio (TSVs) situados fuera del arsenal del pixel conecta las columnas del pixel con el ADC en una moda altamente paralela. En primera imagen apilada del Cmos el sensor introdujo en 2013, el análogo y las partes digitales de la columna ADC estuvieron partidas en microprocesadores superiores e inferiores, respectivamente, tal y como se muestra en del cuadro 2 (b). En 2015, una arquitectura de la dual-columna ADC fue propuesta y alcanzada una velocidad de fotogramas de 120 fps en los pixeles del 16M, donde la columna ADC fue movida totalmente al microprocesador inferior, tal y como se muestra en del cuadro 2 (c). El microprocesador del sensor se fabrica usando un proceso de encargo del sensor 90nm para los fotodiodos, usando solamente lógica del NMOS. Los microprocesadores de lógica se fabrican usando un proceso estándar de 65 nanómetros Cmos. Puesto que la columna ADC se puede ejecutar independientemente del microprocesador del sensor, el ADC puede ser integrado altamente. Además de aumentar la velocidad de fotogramas, los ADC paralelos redundantes son utilizados para reducir ruido haciendo un promedio de conversiones de analógico a digital múltiples (del ANUNCIO), tal y como se muestra en del cuadro 3. La salida de un pixel se distribuye a dos ADC simultáneamente, y las dos salidas digitales se suman para reproducir el marco de la imagen. Las fases de la sincronización de los dos ADC son levemente diferentes alcanzar la reducción del nivel de ruidos reduciendo la correlación entre sus señales ruidosas.

Figura la puesta en práctica 2. de un sensor apilado de la imagen del Cmos. (a) conexión de TSV entre el fotodiodo y el circuito de lógica. (b) el primer sensor apilado de la imagen del Cmos. (c) arquitectura de la Dual-fila ADC.

Cuadro 3. bloque diagrama simplificada (izquierdo) y características mejoradas del ruido (correctas) de una arquitectura de la dual-fila ADC.
La Tres-capa del B. apiló el sensor de la imagen del Cmos con la memoria de acceso aleatorio dinámica (la COPITA)
Como el número de pixeles y de aumentos paralelos de los ADC, sensores de la imagen hizo salir una gran cantidad de datos. En 2017, una tres-capa apiló el sensor de la imagen del Cmos fue propuesta registrar el vídeo a cámara lenta en 960 fps, tal y como se muestra en del cuadro 4; las tres capas son conectadas por los vias del por-silicio (TSVs), y los datos obtenidos del ADC paralelo se protegen en el segunda capa de COPITA para alcanzar captura de la cámara lenta. Para la grabación a cámara lenta estupenda, el sensor puede correr en 960 fps en la resolución completa de HD mientras que los datos digitales del ADC se protegen temporalmente en COPITA sobre un autobús 102-Gbit/s. Cuando el sensor detecta disparadores del usuario o el movimiento rápido en la escena durante el tiroteo de la película de 30 fps, la velocidad de la lectura se convierte en 960 fps. Hasta 63 marcos de resolución completa de HD se pueden almacenar en COPITA a la vez y protegieron salida de datos durante captura subsiguiente de la película.

Figura que 4. Tres-capas apilaron el sensor de la imagen del Cmos con COPITA
C. Para la tecnología óptica grande de la Microprocesador-en-oblea del formato
Los sensores apilados de la imagen del Cmos introducidos hasta la fecha se fabrican en un proceso de la vinculación de la oblea-en-oblea (wow). Sin embargo, desde las dimensiones del sensor y de la lógica los microprocesadores deben ser lo mismo, este proceso no son siempre la mejor opción, especialmente para un formato óptico grande. Otro método de amontonamiento implica la vinculación de la vaca, tal y como se muestra en del cuadro 5 mostrado. La eficacia del área es la mejor de la vinculación del wow cuando un microprocesador de lógica del mismo tamaño pues el formato óptico se llena totalmente de los ADC altamente paralelos y de las unidades de creación digitales. Sin embargo, si el circuito de lógica es más pequeño que el formato óptico, la configuración de la vaca tiene la mejor eficacia del área, mientras que la configuración del wow ha costado problemas.

Cuadro eficacia de 5. áreas del wow y acobardar los procesos de enlace para los sensores ópticos grandes de la imagen del formato.
Un sensor apilado de la imagen del Cmos usando el proceso de la vinculación de la vaca [12] fue divulgado en 2016, realizando un sensor global de la imagen del obturador para las cámaras de la difusión con un formato óptico de super-35 milímetro. Aquí, dos microprocesadores de lógica cortada se diseñan en un proceso de 65 nanómetro Cmos con los ADC y los microbumps paralelos y se apilan en un microprocesador grande del sensor creado para requisitos particulares para los pixeles globales del obturador, tal y como se muestra en del cuadro 6. Un microprocesador de lógica del recorte con una alta relación de aspecto está conectado con el sensor vía microbumps con una echada del µm 40. Por lo tanto, el número total de conexiones es cerca de 38 000. El sensor también permite aparato de lectura a cámara lenta estupendo en 480 fps vía 8 megapíxeles.

Figura el sensor apilado 6. de la imagen del Cmos usando proceso de la vinculación de la vaca.
El cuadro 7 muestra las tendencias del funcionamiento para los sensores grandes de la imagen del óptico-formato, con 50 megapíxeles y 250 fps para los sensores de la imagen de full-35-mm-format en 2021. Para aumentar el número de ADC paralelos y aumentar ampliado el almacenador intermediario de marco estático de la memoria de acceso aleatorio (SRAM), el proceso del wow se utiliza para alcanzar alto rendimiento. Por otra parte, el proceso de la vaca se utiliza para equilibrar eficacia económica con el funcionamiento de los sensores grandes del óptico-formato. También se introduce en 2021 un sensor de la imagen de 3,6 pulgadas con 127 millones de pixeles y cuatro microprocesadores de lógica apilados usando un proceso de la vaca. El desafío siguiente para el proceso de la vaca es aumentar la producción de la colocación del microprocesador en la oblea para aumentar productividad.

Figura 7. tendencias del funcionamiento para los sensores ópticos grandes de la imagen del formato.
III. arquitectura del paralelo del pixel
En la sección anterior, la arquitectura del sensor usando los dispositivos apilados fue utilizada principalmente para aumentar la velocidad de fotogramas de la arquitectura basada ADC columna-paralela. Esta sección presenta algunos avances basados en arquitecturas pixel-paralelas usando conexiones del Cu-Cu de la fino-echada. Aquí, las conexiones entre el sensor y las capas de la lógica se han cambiado de TSVs a las conexiones híbrido-consolidadas del Cu-Cu, tal y como se muestra en del cuadro 8 (a). En una configuración de TSV, las líneas de señales se encaminan a la capa de la lógica en la periferia del arsenal del pixel. En cambio, las conexiones del Cu-Cu se pueden integrar directamente debajo del pixel, y estas conexiones permiten aumentar el número de conexiones. Las últimas tendencias con respecto al espaciamiento de la conexión del Cu-Cu se muestran en fig. 8 (b). El proceso de enlace híbrido de los sensores de la imagen requiere millones de conexiones del Cu-Cu sin defectos de la conexión, mientras que el contacto que espacia disminuye gradualmente con la conexión estable de un gran número de contactos; por otra parte, el Cu-Cu del 1-µm se ha divulgado recientemente el espaciamiento en enlace híbrido. Estas conexiones de la fino-echada permitirán a arquitecturas de circuito pixel-paralelas ser fabricadas en las dimensiones prácticas del pixel.

Cuadro 8. empalme del Cu-Cu que espacia la estructura simplificada (a) y (b) el corte transversal del dispositivo de las tendencias.
Extensión del circuito del pixel de A. Stacked
Las técnicas y las puestas en práctica numerosas se han propuesto en la literatura para mejorar funcionamiento del pixel con la extensión del circuito del pixel, tal como muy bien capacidad (FWC), y para ejecutar funciones adicionales, tales como obturador global. Cuadro 9 (a) y (b) muestran la configuración del pixel para el solo aumento de la conversión y el aumento doble de la conversión, respectivamente. Los oscilaciones de alto voltaje de una experiencia capacitiva más pequeña de CFDs de la optoelectrónica para la lectura de poco ruido, pero ella es saturados fácilmente por un gran número de electrones de la señal. Sin embargo, los pixeles con aumentos de la conversión doble son cambiados por la operación secuencial entre los dos aumentos de la conversión, permitiendo lecturas de poco ruido en el CFD y altas lecturas del rango dinámico (HDR) en CDCG; además, los gastos indirectos del área de transistores adicionales y píxeles de resolución de los condensadores de altos son alcanzados limitando la cantidad que el tamaño del pixel puede ser reducido. En 2018, una extensión apilada del circuito del pixel con aumento doble de la conversión fue propuesta; los circuitos adicionales fueron ejecutados en el microprocesador inferior a través de conexiones pixel-paralelas del Cu-Cu, tal y como se muestra en de fig. 9 (c). Cambiando entre los aumentos de la conversión de 20 y 200 µV/e-, un pixel del 1.5-µm fue exhibido con éxito con un rango dinámico de DB 83,8 y de poco ruido de 0,8 e-rms. Tal y como se muestra en del cuadro 10, el pixel-nivel configuración de circuito apilada se ha aplicado a la función global del obturador del voltaje-ámbito y al pixel con aumento doble de la conversión. 2019 demostraron un pixel global del obturador de 2,2 µm con una eficacia del obturador de DB más de 100. Pixeles avanzados con el obturador global del aumento y del voltaje-ámbito de la conversión doble alcanzar tamaños del pixel de 0,8 µm y del µm 2,3, respectivamente, sin el pixel-nivel que apila el escalamiento del circuito; sin embargo, todavía se espera que las configuraciones apiladas del pixel aumenten el funcionamiento del pixel para pixeles más pequeños.

Cuadro 9. configuraciones de circuito del pixel (a) con solo aumento de la conversión, (b) con aumento doble de la conversión, y (c) con aumento doble de la conversión y pixeles apilados con las conexiones paralelas del Cu-Cu.

Cuadro 10. configuración de circuito del pixel de un obturador global apilado del voltaje-ámbito vía conexiones pixel-paralelas del Cu-Cu.
B. Pixel Parallel ADC
Desde el concepto de numeración pixel-paralela fue propuesto en 2001, los sensores apilados Cu-Cu-conectados pixel-paralelos de la imagen con procesos de enlace híbridos también se han propuesto. los gastos indirectos del área del Dentro-pixel en circuitos complejos limitan definitivamente píxeles de resolución, pero en 2017 un sensor apilado megapíxel de la imagen 4,1 con una arquitectura orden-paralela del ADC fue propuesto, seguido en 2018 por el sensor apilado 1,46 de la imagen del paralelo un ADC del megapíxel. La arquitectura pixel-paralela del ADC ha alcanzado la resolución de Mpixel debido a las conexiones finas del Cu-Cu de la echada del proceso de enlace híbrido. Tal y como se muestra en del cuadro 11, la solo-cuesta ADC se utiliza en arquitecturas columna-paralelas pixel-paralelas y tradicionales, pero sin circuitos del seguidor de la fuente. los amplificadores de transistor del En-pixel se integran directamente en los comparadores, conectando cada pixel con el microprocesador inferior vía dos conexiones del Cu-Cu. Debido a la limitación del área del contador, el código gris se asigna a los cierres del en-pixel, y las tuberías de la lectura digital se han ejecutado usando los ADC bajo arsenal del pixel.

Cuadro 11 configuración de circuito del ADC pixel-paralelo.
Cuadro 12 (a) muestra un microprocesador del prototipo con una arquitectura pixel-paralela del ADC; aunque cada ADC se ejecute con una echada del pixel del µm solamente 6,9, donde la corriente quieta del comparador se limita a nA 7,74, el piso del ruido debido al control del ancho de banda eficaz suprimido a 8,77 e−rms. Todos los ADC pixel-paralelos actúan simultáneamente como obturador global; por lo tanto, tal y como se muestra en del cuadro 12 (c), ninguna distorsión plana focal de la persiana enrrollable tal y como se muestra en del cuadro 12 (b) se observa en las imágenes capturadas usando el prototipo. las arquitecturas Pixel-paralelas del ADC continúan siendo desarrolladas. El trabajo más reciente muestra en 2020 una echada del pixel del µm 4,6, un rango dinámico de 127-dB, y un ruido de 4.2e−rms, y un trabajo del µm 4,95 y un ruido de 2.6e−rms.

Cuadro 12. puesta en práctica del En-microprocesador de un ADC pixel-paralelo. (a) micrográfo del microprocesador. (b) imágenes capturadas usando la operación de la persiana enrrollable y (c) usando la operación global del obturador.
Contador del fotón de C. Pixel Parallel
El fotón que cuenta la proyección de imagen, también conocida como proyección de imagen del quántum, es una técnica prometedora para permitir captura de la imagen con la lectura sin ruido y la alta proyección de imagen del rango dinámico (HDR). Fotón-contando imagen los sensores usando los diodos de avalancha de fotón único (SPADs) son uno de los desafíos de la numeración pixel-paralela con el amontonamiento de técnicas. La corriente de la avalancha es accionada por un solo fotoelectrón, y en ausencia de cualquier ruido del conjunto de circuitos anticipado análogo, el acontecimiento se puede ver digital como cuenta del fotón. Esto requiere la puesta en práctica de los circuitos complejos para cada SPAD; considerando que están apiladas las estructuras del dispositivo con las conexiones del pixel tienen el potencial para el fotón altamente integrado que cuenta proyección de imagen.
Un sensor de fotón-cuenta de la imagen de SPAD con un rango dinámico de DB 124 y de usar un subframe que extrapolaba arquitectura fue divulgado en 2021. (BI) un arsenal de fotón único parte-iluminado del pixel del diodo de avalancha (SPAD) se apila en el microprocesador inferior, y el conjunto de circuitos de la lectura está conectado vía el Cu-Cu pixel-paralelo, tal y como se muestra en del cuadro 13 (a). Fig. 13 (b) es un diagrama esquemático de una unidad del pixel. Cada pixel tiene un contador de ondulación digital de 9 b (NC) que cuente el número de fotones del incidente. El desbordamiento lleva (DE) del contador se vuelve a apaga el circuito para controlar la activación de SPAD y para trabar el código que mide el tiempo (TC). Un código de la sincronización de 14 b (TC) después se asigna a todos los pixeles y omite el contador cuando de cambios de la bandera, tal y como se muestra en del cronograma en el cuadro 14. Leído hacia fuera 9 cuentas de b de fotones o del TCs trabado de 14 b y obtener todas las cuentas del fotón exactamente en condiciones de baja luminosidad sin desbordamiento contrario. Sin embargo, cuando el contador desborda en condiciones ligeras brillantes, el pixel que desborda registra el tiempo y extrapola el número real de fotones del incidente en la exposición.

Cuadro 13. Fotón que cuenta el sensor de la imagen. (a) configuración del microprocesador. (b) simplificó el esquema circular del pixel.

Cuadro 14. Cronograma para la cuenta del fotón y la extrapolación del subframe.
Tal y como se muestra en del cuadro 15 (a), un rango dinámico de DB 124 se ha demostrado sin ninguna degradación en el ratio señal/ruido (SNR). El SNR después del desbordamiento contrario debajo de los restos brillantes de las condiciones ligeras en DB 40 sobre el rango dinámico extendido, puesto que las operaciones de cuenta verdaderas del fotón pueden contar hasta 10 240 fotones, o 9 subframes del × 20 de los pedazos. Cuadro 15 (b) muestra que una imagen de HDR capturó en 250 fps; debido a la operación de HDR del obturador global y de 20 subframe, no se observó ningunos artefactos del movimiento incluso con una fan giratoria de 225 RPM. La extrapolación de 20 subframe suprime con eficacia los artefactos del movimiento, tal y como se muestra en de fig. 15 (c). SPAD requiere un alto voltaje de polarización de cerca de 20 V y accionar pixel-paralelo de los detectores en un voltaje de fuente bajo. Los pixeles de SPAD con las pequeñas echadas son a menudo difíciles alcanzar debido al aislamiento del dispositivo entre diversos voltajes de fuente. Sin embargo, la estructura apilada del dispositivo separa con eficacia las capas de la lógica de SPAD y del Cmos, de tal modo acelerando el desarrollo de las pequeñas configuraciones del pixel con SPAD y función extendida.

Cuadro 15. Resultados de la medida de la cuenta del fotón. (a) rango dinámico y ratio señal/ruido. (b) capturó la imagen de HDR. (c) capturó imagen con la supresión del artefacto del movimiento.
IV. extensión de detectar capacidad
Además del rango dinámico previamente introducido y de las capacidades globales del obturador, la tecnología apilada del dispositivo no sólo aumenta la calidad de la imagen de la arquitectura del sensor, pero también aumenta la detección de capacidades tales como profundidad espacial, contraste temporal que detecta, y proyección de imagen ligera invisible.
Profundidad de A. Spatial
Según lo descrito en la sección III-C, la estructura apilada del dispositivo con la vinculación híbrida del Cu-Cu es un acercamiento prometedor para la tecnología práctica de SPAD en una amplia gama de usos y reduce la echada del pixel de SPAD menos al µm de 10. Para mejorar la eficacia de la detección del fotón (PDE) y reducir interferencia óptica con la pequeña echada del pixel, un arsenal del pixel del BI SPAD incluyendo el aislamiento completo del foso (FTI) y la vinculación del Cu-Cu fue divulgado en 2020. Tal y como se muestra en del cuadro 16, en la estructura apilada BI de SPAD, el arsenal del pixel de SPAD está totalmente abierto a la luz de incidente, y todos los transistores del pixel se ejecutan en el microprocesador inferior. El metal enterró ayudas de FTI para suprimir interferencia con los pixeles adyacentes. Los pixeles de la echada SPAD del 10-µm ofrecen una capa del silicio 7-µm-thick para mejorar la sensibilidad de las medidas del infrarrojo cercano de la espectroscopia (NIR) y para alcanzar alto PDEs de más de 31,4% y 14,2% en 850 nanómetro y 940 nanómetro, respectivamente.

Cuadro 16. Estructura del dispositivo de SPAD. (A) FI SPAD. (b) BI-apiló SPAD.
En 2021, 189 un sensor directo de la hora de vuelo del × 600 SPAD (ToF) usando un SPAD BI-apilado se divulga para los sistemas automotrices del LiDAR. Todos los circuitos anticipados del pixel se ejecutan en el microprocesador subyacente bajo arsenal de SPAD, tal y como se muestra en del cuadro 17. En un sistema del LiDAR, cuando se recibe un pulso reflejado del laser, el SPAD genera un pulso de disparador con un rato muerto de 6 ns y lo transmite a un convertidor tiempo-a-digital (TDC). Los microprocesadores superiores e inferiores utilizan 90 nanómetro SPAD y 40 procesos del nanómetro Cmos con 10 capas de cobre, respectivamente. Debido a la estructura apilada, el sensor incluye un circuito de detección de la coincidencia, un TDC y un procesador de señal numérica (DSP) como las unidades de creación para la detección de la profundidad. El sensor directo de ToF exhibe una exactitud de distancia de 30 cm sobre un rango extendido de hasta 200 m, permitiéndole detectar objetos con la reflectividad del 95% en luz del sol en el lux 117k.

Cuadro 17. El BI apiló SPAD con el sensor directo de la profundidad de ToF.
El BI apiló la estructura de SPAD es una brecha con proyección de imagen SPAD-basada y la profundidad que detectaban con las propiedades mejoradas. La estructura de la pila del BI mejora eficacia de quántum y separa el SPADs y los circuitos en las capas óptimas del silicio comparadas a los pixeles convencionales que ponen los circuitos al lado de cada SPAD. Por lo tanto, la puesta en práctica apilada supera las limitaciones tradicionales de los sensores de SPAD y es conveniente para una gama de usos más amplia.
Detección de B. Time Contrast
los sensores Acontecimiento-basados de la visión (EVS) detectan contraste temporal del solo-pixel sobre umbrales relativos preestablecidos para seguir la evolución temporal de cambios ligeros relativos y para definir los puntos de muestreo para las medidas frameless del pixel-nivel de intensidad absoluta. Desde que EVS primero fue divulgado en 2006, muchos usos usando EVS se han propuesto, por ejemplo la visión por ordenador de alta velocidad y de baja potencia debido a la precisión temporal de datos registrados, a la supresión inherente de la redundancia temporal que llevaba a reducido el postprocesar de costes y de una amplia gama de en-escenarios. Operación del dr. Aunque el tamaño del pixel fuera reducido a la echada de 9 µm en 2019 a través de las estructuras del BI, EVS sufre de tamaño grande del pixel y de la resolución a menudo pequeña debido al proceso extenso de la señal analógica del pixel-nivel. Por lo tanto, ventaja de EVSs particularmente de avances en estructuras apiladas del dispositivo con las conexiones del Cu-Cu de la pixel-escala.
la echada 1280 del pixel del × 720 los 4.86-µm BI-apiló EVS fue divulgada en 2020. El cuadro 18 muestra bloque diagrama del pixel de la función de la detección del contraste (CD) y un diagrama esquemático de los bloques asincrónicos de la lógica del interfaz y del estado de la lectura del en-pixel. El photocurrent se convierte a una señal del voltaje, Vlog, y el cambio del contraste es obtenido por la modulación de delta asincrónica (ADM) detectó usando un comparador de la nivel-travesía. El EVS BI-apilado en el cuadro 19 (a) alcanza timestamps del fila-nivel 1-µs, un índice máximo del acontecimiento de 1,066 mil millones acontecimientos por segundos (EPS), y una tubería de la configuración de datos de 35 nW/pixel y de 137 pJ/event para los usos de alta velocidad, de baja potencia de la visión por ordenador. Cuadro 19 (b) muestra la operación del sensor para algunos usos del ejemplo. Las grabaciones de la escena del tráfico alrededor 1 lux demuestran sensibilidad de baja luz del contraste. La alta exactitud temporal de los pixeles del bajo-estado latente y las operaciones de alta velocidad de la lectura permiten que el sensor descifre modelos ligeros estructurados tiempo-codificados con la profundidad 3D que detecta usos. El cuadro 20 muestra que la tendencia del pixel echa adentro EVS. Debido a la tecnología apilada del dispositivo, el tamaño del pixel de EVS ahora está debajo de echada de 5 µm para los casos prácticos del uso de megapíxeles.

Cuadro 18. Bloque diagrama del pixel de EVS

Cuadro 19. EVS BI-apilado y su ejemplo de uso. (a) micrográfo del microprocesador. (b) ejemplos de uso.

Proyección de imagen de la luz de C. Invisible
La tecnología apilada del dispositivo también facilita proyección de imagen ligera invisible usando los fotodetectores del no-silicio en la integración híbrida. Los ejemplos de los fotodetectores del no-silicio con la integración híbrida incluyen los fotodetectores de InGaAs, los fotodetectores GE-en-Si, y las películas fotoconductoras orgánicas. En esta sección, los resultados recientes de los sensores de InGaAs usando la vinculación híbrida del Cu-Cu se resumen.
La demanda para la proyección de imagen en la gama infrarroja de la onda corta (SWIR) (es decir longitudes de onda entre 1000 y 2000 nanómetros) ha estado aumentando para los usos industriales, científicos, médicos y de la seguridad. Los dispositivos de InGaAs se han utilizado en sensores de SWIR porque sus propiedades de la absorción en la gama de SWIR no se pueden cubrir por los dispositivos silicio-basados. En los sensores convencionales de InGaAs, cada pixel del arsenal del fotodiodo (PDA) está conectado con un circuito integrado de la lectura (ROIC) vía un híbrido del tirón-microprocesador usando topetones. Esta estructura complica típicamente la fabricación de los órdenes del pixel de la fino-echada debido a la capacidad de conversión a escala limitada de topetones. En 2019, un sensor de la imagen de InGaAs fue introducido en el cual por cada uno el pixel de los 5-µm del PDA fue conectado con el ROIC usando la vinculación del Cu-Cu. Las heteroestructuras de InGaAs/INP epitaxial fueron crecidas en los pequeños substratos disponibles en el comercio del INP con los diámetros menos de 4. tal y como se muestra en del cuadro 21, las obleas epitaxiales de InGaAs/INP se cortan en cuadritos en microprocesadores y se transfieren a las obleas de silicio grandes usando un proceso del dado-a-silicio de III-V. Después de la fabricación de los cojines del Cu, el heterowafer de III-V/Si utiliza la vinculación del Cu-Cu para conectar cada pixel de III-V con el ROIC con la mezcla de ROIC. El cuadro 22 muestra la tendencia de la echada del contacto para los topetones del tirón-microprocesador y la vinculación del Cu-Cu para los sensores de InGaAs. el híbrido usando topetones, el método tradicional del Tirón-microprocesador de fabricar los sensores de InGaAs, no es conveniente para reducir proporcionalmente la echada del pixel debida estrechar márgenes del proceso y repetibilidad pobre. Sin embargo, el hibridación del Cu-Cu se ha utilizado para la producción en masa de los sensores de la imagen del Cmos con las altas producciones desde 2016 y es una tecnología clave para escalar interconecta a los sensores de InGaAs. El cuadro 22 también muestra un ejemplo de un uso que implica la supervisión de la inspección y de seguridad en un escenario de niebla. Así, los sensores de la imagen de InGaAs permiten proyección de imagen de HD SWIR a través de conexiones del Cu-Cu del pixel-nivel.

Cuadro 21. Organigrama de proceso para la fabricación del sensor de la imagen de InGaAs.

Cuadro 22. tendencias de la echada del contacto del topetón del Tirón-microprocesador y ejemplos de uso para la vinculación del Cu-Cu y los sensores de InGaAs.
Sensores de V. Smart Vision
La demanda para los productos de la cámara con capacidades de proceso del AI está creciendo en Internet del mercado de las cosas (IoT), de ciudades al por menor, elegantes, y de usos similares. La capacidad de cálculo del AI en tales dispositivos del borde puede abordar algunos de los problemas asociados a los sistemas de cálculo puros de la nube, tales como estado latente, comunicaciones de la nube, costes de elaboración, y preocupaciones de la aislamiento. Las demandas de mercado para las cámaras elegantes con capacidades de proceso del AI incluyen costo tamaño pequeño, bajo, el bajo consumo de energía, y la facilidad de la instalación. Sin embargo, los sensores convencionales de la imagen del Cmos hicieron salir solamente las informaciones en bruto de la imagen capturada. Por lo tanto, al desarrollar una cámara elegante con capacidades de proceso del AI, es necesario utilizar los ICs que incluyen el procesador de señal de la imagen (ISP), la red neuronal circumvolucional (CNN) que procesa, la COPITA, y otras capacidades.
Un sensor apilado de la imagen del Cmos que consistía en 12,3 megapíxeles y un DSP dedicado al cómputo de CNN fue divulgado en 2021. Tal y como se muestra en del cuadro 23, el sensor contiene una solución integrada con transferencia completa de la captura de la imagen al procesador de la inferencia de CNN y se puede procesar en 120 fps, incluyendo captura de la imagen usando 4,97 TOPS/W DSP y el proceso de CNN del en-microprocesador. El bloque de proceso tiene una ISP para el proceso previo de la entrada de CNN, un subsistema de DSP optimizado para CNN que procesa, y un 8-MB L2 SRAM para almacenar los pesos de CNN y memoria del tiempo de ejecución. El cuadro 24 muestra algunos ejemplos de los resultados de la inferencia de CNN usando MobileNet v1. El subsistema de DSP demostró resultados similares de la inferencia a TensorFlow. Los sensores elegantes de la visión pueden funcionar con el proceso completo de la inferencia de CNN en el sensor, y pueden hacer salir las imágenes capturadas como resultados de las informaciones en bruto y de la inferencia de CNN en el mismo marco a través del interfaz de MIPI. El sensor también apoya la salida de los resultados de la inferencia de CNN solamente del interfaz de SPI para permitir pequeñas cámaras y para reducir el consumo y el coste de energía del sistema. El procesador de la inferencia de CNN en el sensor permite que los usuarios programen sus modelos del AI del favorito en memoria integrada y que los reprogramen según los requisitos o las condiciones de donde se utiliza el sistema. Por ejemplo, cuando está instalado en la entrada de una instalación, puede ser utilizado para contar el número de visitantes que incorporan la instalación; cuando está instalado en un estante de una tienda, puede ser utilizado para detectar situaciones agotadas; cuando está instalado en el techo, puede ser utilizado para el calor que traza a visitantes de la tienda. Se espera que los sensores elegantes de la visión proporcionen los sistemas baratos del AI del borde para los diversos usos usando modelos flexibles del AI.

Este papel revisa logros recientes en arquitecturas del sensor de la imagen con las estructuras apiladas del dispositivo. La estructura apilada del dispositivo mejora grandemente funcionamiento del sensor de la imagen, especialmente a las altas velocidades de fotogramas y los altos píxeles de resolución, a través de los ADC altamente paralelos ejecutados usando los pixeles del sensor y el circuito del Cmos optimizaron tecnología de proceso. En trabajo reciente, varias ofertas se han hecho, con algunos resultados, usando los circuitos de amontonamiento pixel-paralelos y/o unidades centrales más elegantes. Estos nuevos desafíos requieren una capacidad de conversión a escala más alta, más optimización de la tecnología de proceso para cada función, y una eficacia más alta del área. Los fotodetectores, los circuitos front-end del pixel, las señales encontradas análogas y los procesadores digitales, y las memorias se pueden integrar más eficientemente, tal y como se muestra en del cuadro 25, y las arquitecturas futuras del sensor de la imagen ganarán el desarrollo adicional para ampliar capacidades a través del dispositivo que apila técnicas.